Vlsi-design-sequential-mos-logic-circuits
VLSI設計-シーケンシャルMOS論理回路
論理回路は、（a）組み合わせ回路と（b）順序回路の2つのカテゴリに分類されます。
組み合わせ回路では、出力は最新の入力の状態のみに依存します。
順序回路では、出力は最新の入力だけでなく、以前の入力の状態にも依存します。 順序回路にはメモリ要素が含まれています。
順序回路には3つのタイプがあります-
双安定-双安定回路には2つの安定した動作点があり、いずれかの状態になります。 例-メモリセル、ラッチ、フリップフロップ、およびレジスタ。
単安定-単安定回路には安定した動作点が1つしかなく、一時的に反対の状態に動揺しても、時間内に安定した動作点に戻ります。 例：タイマー、パルス発生器。
安定-回路には安定した動作点がなく、いくつかの状態の間で発振します。 例-リングオシレーター。
CMOS論理回路
NORゲートに基づくSRラッチ
セット入力（S）が論理 "1" に等しく、リセット入力が論理 "0。" に等しい場合、出力Qは論理 "1" に強制されます。 $ \ overline \ {Q} $は論理 "0" に強制されます。 これは、以前の状態に関係なく、SRラッチが設定されることを意味します。
同様に、Sが "0"に等しく、Rが "1" に等しい場合、出力Qは "0" に強制されますが、$ \ overline \ {Q} $は "1" に強制されます。 これは、以前に保持された状態に関係なく、ラッチがリセットされることを意味します。 最後に、入力SとRの両方が論理 "1" に等しい場合、両方の出力は論理 "0" に強制され、Qと$ \ overline \ {Q} $の相補性と競合します。
したがって、通常の操作ではこの入力の組み合わせは許可されません。 NORベースのSRラッチの真理値表を表に示します。
| S | R | Q | $\overline{Q}$ | Operation |
|---|---|---|---|---|
| 0 | 0 | Q | $\overline{Q}$ | Hold |
| 1 | 0 | 1 | 0 | Set |
| 0 | 1 | 0 | 1 | Reset |
| 1 | 1 | 0 | 0 | Not allowed |
NORゲートに基づくCMOS SRラッチを以下の図に示します。
SがV〜[.small]＃OH＃〜に等しく、RがV〜[.small]＃OL＃〜に等しい場合、並列接続されたトランジスタM1とM2の両方がオンになります。 ノード$ \ overline \ {Q} $の電圧は、V〜[.small]＃OL＃〜= 0のロジックLowレベルを想定しています。
同時に、M3とM4の両方がオフになり、ノードQにロジック高電圧V〜[.small]＃OH＃〜が生じます。 RがV〜[.small]＃OH＃〜に等しく、SがV〜[.small]＃OL＃〜に等しい場合、M1とM2はオフになり、M3とM4はオンになります。
NANDゲートに基づくSRラッチ
NANDベースのSRラッチのブロック図とゲートレベル回路図を図に示します。 SおよびR入力端子の小さな円は、回路がアクティブLow入力信号に応答することを表しています。 NANDベースのSRラッチの真理値表を表に示します
| S | R | Q | Q′ | |
| 0 | 0 | NC | NC | No change. Latch remained in present state. |
| 1 | 0 | 1 | 0 | Latch SET. |
| 0 | 1 | 0 | 1 | Latch RESET. |
| 1 | 1 | 0 | 0 | Invalid condition. |
Sが0になると（R = 1の場合）、Qが高くなり、$ \ overline \ {Q} $が低くなり、ラッチがSet状態になります。
S = 0 その後Q = 1 （R = 1 の場合）
Rが0になると（S = 1の場合）、Qが高くなり、$ \ overline \ {Q} $が低くなり、ラッチがリセットされます。
R = 0 その後Q = 1 （S = 1 の場合）
ホールド状態では、SとRの両方が高いことが必要です。 S = R = 0の場合、結果は不定状態になるため、出力は許可されません。 NANDゲートに基づくCMOS SRラッチを図に示します。
NANDゲートに基づく空乏負荷nMOS SRラッチを図に示します。 動作は、CMOS NAND SRラッチの動作に似ています。 CMOS回路の実装には、低い静的消費電力と高いノイズマージンがあります。
CMOS論理回路
クロックSRラッチ
この図は、クロックが追加されたNORベースのSRラッチを示しています。 ラッチは、CLKがHighの場合にのみ入力SおよびRに応答します。
CLKがローの場合、ラッチは現在の状態を保持します。 Qが状態を変更することを観察します-
- Sが正のCLK中にHighになるとき。
- CLKロー時間中にS＆Rが変化した後のCLKの立ち上がりエッジ。
- CLKがHighの間のSの正のグリッチ
- 正のCLKの間にRがHighになるとき。
クロックドNORベースのSRラッチのCMOS AOI実装を図に示します。 必要なトランジスタは12個のみであることに注意してください。
- CLKがLowの場合、NツリーNの2つの直列端子が開いており、ツリーPの2つの並列トランジスタがオンであるため、メモリセルの状態が保持されます。
- クロックが高い場合、回路は入力SとRに応答する単純なNORベースのCMOSラッチになります。
- NANDゲートに基づくクロックSRラッチ*
回路は4つのNANDゲートで実装されています。 この回路がCMOSで実装されている場合、16個のトランジスタが必要です。
- ラッチは、CLKがHighの場合にのみSまたはRに応答します。
- 入力信号とCLK信号の両方がアクティブHighの場合、つまり、CLK = "1" S = "1"およびR = "0"のときにラッチ出力Qが設定されます。
- 同様に、CLK = "1"、S = "0"、および
CLKがLowの場合、ラッチは現在の状態を保持します。
クロックJKラッチ
上の図は、NANDゲートに基づくクロック付きJKラッチを示しています。 SRラッチの欠点は、SとRの両方が高い場合、その出力状態が不定になることです。 JKラッチは、出力から入力へのフィードバックを使用することでこの問題を排除し、真理値表のすべての入力状態が許容されるようにします。 J = K = 0の場合、ラッチは現在の状態を保持します。
J = 1およびK = 0の場合、ラッチは次の正方向のクロックエッジで設定されます。 Q = 1、$ \ overline \ {Q} $ = 0
J = 0およびK = 1の場合、ラッチは次の正方向のクロックエッジでリセットされます。 Q = 1および$ \ overline \ {Q} $ = 0。
J = K = 1の場合、ラッチは次の正方向のクロックエッジでトグルします
クロック駆動JKラッチの動作は、表に示す真理値表にまとめられています。
J
K
Q
$ \ overline \ {Q} $
S
R
Q
$ \ overline \ {Q} $
操作
0
0
0
1
1
1
0
1
Hold
1
0
1
1
1
0
0
1
0
1
1
1
0
1
リセット
1
0
1
0
0
1
1
0
0
1
0
1
1
0
Set
1
0
1
1
1
0
1
1
0
1
0
1
1
0
トグル
1
0
1
0
0
1
CMOS Dラッチの実装
画像：/vlsi_design/images/cmos_gate_level.jpg [CMOSゲートレベル]画像：/vlsi_design/images/cmos_d_latch.jpg [CMOS Dラッチ]
Dラッチは通常、図に示すようにトランスミッションゲート（TG）スイッチで実装されます。 入力TGはCLKでアクティブになり、ラッチフィードバックループTGはCLKでアクティブになります。 CLKがHighのとき、入力Dが受け入れられます。 CLKがLowになると、入力はオープン回路になり、ラッチは前のデータDで設定されます。
