Vlsi-design-fpga-technology
VLSI設計-FPGAテクノロジー
FPGA –はじめに
*FPGA* の完全な形式は「 *Field Programmable Gate Array* 」です。 プログラマブル相互接続を備えた1万から100万以上の論理ゲートが含まれています。 ユーザーまたは設計者は、指定された機能を簡単に実行するためのプログラム可能な相互接続を利用できます。 典型的なモデルFPGAチップを図に示します。 I/Oブロックがあり、機能に応じて設計および番号が付けられています。 ロジックレベル構成の各モジュールには、* CLB（設定可能なロジックブロック）*があります。CLBは、モジュールに指定された論理演算を実行します。 CLBとI/Oブロック間の相互接続は、水平ルーティングチャネル、垂直ルーティングチャネル、およびPSM（プログラマブルマルチプレクサー）を使用して行われます。
含まれるCLBの数は、FPGAの複雑さのみを決定します。 CLBとPSMの機能は、VHDLまたはその他のハードウェア記述言語によって設計されています。 プログラミング後、CLBとPSMはチップ上に配置され、ルーティングチャネルで相互に接続されます。
利点
- 非常に短い時間が必要です。設計プロセスから機能チップまで。
- 物理的な製造工程は含まれていません。
- 唯一の欠点は、他のスタイルよりもコストが高いことです。
ゲートアレイ設計
- ゲートアレイ（GA）*は、高速プロトタイピング機能の点で、FPGAに次ぐランクです。 ユーザープログラミングはFPGAチップの設計実装にとって重要ですが、GAにはメタルマスクの設計と処理が使用されます。 ゲートアレイの実装には、2段階の製造プロセスが必要です。
最初のフェーズでは、各GAチップにコミットされていないトランジスタのアレイが作成されます。 これらのコミットされていないチップは、アレイのトランジスタ間の金属相互接続を定義することで完了する後のカスタマイズのために保存できます。 金属相互接続のパターニングは、チップ製造プロセスの最後に行われるため、ターンアラウンド時間は数日から数週間と短くなります。 以下の図は、ゲートアレイ実装の基本的な処理手順を示しています。
一般的なゲートアレイプラットフォームは、MOSトランジスタの行または列間のセル間ルーティングに、チャネルと呼ばれる専用領域を使用します。 それらは相互接続を簡素化します。 基本的な論理ゲートを実行する相互接続パターンはライブラリに保存され、ネットリストに従ってコミットされていないトランジスタの行をカスタマイズするために使用できます。
最新のGAのほとんどでは、チャネルルーティングに複数の金属層が使用されます。 相互接続された複数の層を使用すると、アクティブセル領域でルーティングを実現できます。そのため、Sea-of-Gates（SOG）チップのようにルーティングチャネルを削除できます。 ここでは、チップ表面全体が非コミットnMOSおよびpMOSトランジスタで覆われています。 隣接するトランジスタは、メタルマスクを使用してカスタマイズし、基本的な論理ゲートを形成できます。
セル間ルーティングでは、コミットされていないトランジスタの一部を犠牲にする必要があります。 この設計スタイルにより、相互接続の柔軟性が高まり、通常は高密度になります。 GAチップ使用率は、使用済みチップ面積を合計チップ面積で割って測定されます。 これはFPGAのそれよりも高く、チップ速度も同じです。
標準セルベースの設計
標準セルベースの設計では、完全なカスタムマスクセットの開発が必要です。 標準セルは、ポリセルとも呼ばれます。 このアプローチでは、一般的に使用されるすべてのロジックセルが開発され、特性評価され、標準セルライブラリに保存されます。
ライブラリには、インバータ、NANDゲート、NORゲート、複雑なAOI、OAIゲート、Dラッチ、フリップフロップを含む数百のセルが含まれる場合があります。 各ゲートタイプは、さまざまなファンアウトに適切な駆動能力を提供するために、いくつかのバージョンで実装できます。 インバーターゲートは標準サイズ、2倍サイズ、4倍サイズにすることができるため、チップ設計者は適切なサイズを選択して、高い回路速度とレイアウト密度を得ることができます。
各セルは、次のようないくつかの異なる特性カテゴリに従って特性化されます。
- 遅延時間と負荷容量
- 回路シミュレーションモデル
- タイミングシミュレーションモデル
- 故障シミュレーションモデル
- 配置配線のセルデータ
- マスクデータ
セルとルーティングの自動配置のために、各セルレイアウトは高さを固定して設計されているため、多数のセルを横に並べて行を形成できます。 電源レールと接地レールは、セルの上下の境界に平行に走っています。 そのため、隣接するセルは共通の電力バスと共通のグランドバスを共有します。 次の図は、標準セルベースの設計のフロアプランです。
フルカスタムデザイン
フルカスタムデザインでは、ライブラリを使用せずに、マスクデザイン全体が新しく作成されます。 この設計スタイルの開発コストは上昇しています。 したがって、設計の再利用の概念は、設計サイクル時間と開発コストを削減することで有名になっています。
最も難しいフルカスタムデザインは、静的または動的にかかわらず、メモリセルの設計です。 ロジックチップデザインの場合、同じチップ上で異なるデザインスタイルの組み合わせを使用して、適切なネゴシエーションを取得できます。 標準セル、データパスセル、および*プログラマブルロジックアレイ（PLA）*。
実際には、デザイナーは完全なカスタムレイアウト、つまり すべてのトランジスタのジオメトリ、方向、および配置。 通常、設計の生産性は非常に低くなります。通常、設計者ごとに1日に数十個のトランジスタ。 デジタルCMOS VLSIでは、人件費が高いため、フルカスタムデザインはほとんど使用されません。 これらの設計スタイルには、メモリチップ、高性能マイクロプロセッサ、FPGAなどの大量生産製品の設計が含まれます。
