Vlsi-design-digital-system
VLSI設計-デジタルシステム
超大規模集積（VLSI）は、数千の*トランジスタ*を1つのチップに結合することで*集積回路*（IC）を作成するプロセスです。 VLSIは、複雑な*半導体*および*通信*技術が開発されていた1970年代に始まりました。 *マイクロプロセッサ*はVLSIデバイスです。
VLSIテクノロジーが導入される前は、ほとんどのICには実行できる機能が限られていました。 電子回路*は、 *CPU、ROM、RAM およびその他の*グルーロジック*で構成されています。 VLSIにより、IC設計者はこれらすべてを1つのチップに追加できます。
主に大規模な統合技術とシステム設計アプリケーションの急速な進歩により、エレクトロニクス業界は過去数十年にわたって驚異的な成長を遂げました。 非常に大規模な統合（VLSI）設計の出現により、高性能コンピューティング、制御、通信、画像およびビデオ処理、および家電製品における集積回路（IC）のアプリケーションの数は非常に速いペースで増加しています。
高解像度および低ビットレートのビデオおよびセルラー通信などの現在の最先端技術は、エンドユーザーにすばらしいアプリケーション、処理能力、および携帯性を提供します。 この傾向は急速に成長すると予想され、VLSI設計とシステム設計に非常に重要な意味を持ちます。
VLSI設計フロー
VLSI IC回路の設計フローを次の図に示します。 設計のさまざまなレベルに番号が付けられ、ブロックは設計フローのプロセスを示します。
仕様が最初に来て、設計されるデジタルIC回路の機能、インターフェース、およびアーキテクチャを抽象的に説明します。
次に、動作の説明を作成して、機能、パフォーマンス、特定の標準への準拠、およびその他の仕様に関して設計を分析します。
RTLの記述は、HDLを使用して行われます。 このRTL記述は、機能をテストするためにシミュレートされています。 ここから先は、EDAツールの助けが必要です。
次に、RTL記述は、ロジック合成ツールを使用してゲートレベルのネットリストに変換されます。 ゲートレベルネットリストとは、ゲート、およびそれらの間の接続に関する回路の説明であり、タイミング、電力、および面積の仕様を満たすように作成されます。
最後に、物理的なレイアウトが作成され、検証されてから製造に送られます。
Yチャート
Gajski-Kuhn Yチャートは、半導体デバイスの設計における考慮事項を捉えたモデルです。
Gajski-Kuhn Yチャートの3つのドメインは、放射軸上にあります。 各ドメインは、同心円のリングを使用して、抽象化レベルに分割できます。
トップレベル（外輪）では、チップのアーキテクチャを検討します。下位レベル（内部リング）で、設計をより詳細な実装に連続的に改良します-
動作記述から構造記述を作成するには、高レベル合成または論理合成のプロセスを使用します。
構造的な記述から物理的な記述を作成するには、レイアウト合成を使用します。
設計階層構造
設計階層には、「分割統治」の原則が含まれます。最も単純なレベルに達するまで、タスクを小さなタスクに分割することに他なりません。 このプロセスは、設計の最後の進化が非常に単純になり、製造が容易になるため、最適です。
指定されたタスクを設計フロープロセスのドメイン（動作、構造、および幾何）に設計できます。 これを理解するために、次の図に示すように、16ビット加算器の設計例を見てみましょう。
ここでは、16ビット加算器のチップ全体が4ビット加算器の4つのモジュールに分割されています。 さらに、4ビット加算器を1ビット加算器または半加算器に分割します。 1ビットの追加は最も単純な設計プロセスであり、その内部回路もチップ上で簡単に製造できます。 これで、最後の4つの加算器すべてを接続して、4ビット加算器を設計でき、さらに進んで、16ビット加算器を設計できます。
