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組み合わせMOS論理回路
複数の入力変数に対してブール演算を実行し、出力を入力のブール関数として決定する組み合わせ論理回路またはゲートは、すべてのデジタルシステムの基本的な構成要素です。 2入力NANDゲートやNORゲートなどの単純な回路構成を調べてから、より一般的な複数入力回路構造のケースに分析を拡張します。
次に、CMOS論理回路を同様に示します。 nMOSデプレッションロードロジックとCMOSロジック回路の類似点と相違点を強調し、例を挙げてCMOSゲートの利点を指摘します。 最も一般的な形式では、ブール関数を実行する組み合わせ論理回路、またはゲートは、図に示すように、複数入力単一出力システムとして表すことができます。
接地電位を基準としたノード電圧は、すべての入力変数を表します。 正論理規則を使用すると、ブール（または論理）値「1」はVDDの高電圧で表され、ブール（または論理）値「0」は低電圧0で表されます。 出力ノードには、回路内の寄生デバイスの結合容量を表す容量C〜[.small]＃L＃〜がロードされます。
CMOS論理回路
CMOS 2入力NORゲート
この回路は、並列接続されたnネットと直列接続された相補的なpネットで構成されています。 入力電圧V〜[.small]＃X＃〜およびV〜[.small]＃Y＃〜は、1つのnMOSおよび1つのpMOSトランジスタのゲートに印加されます。
一方または両方の入力が高い場合、つまり、n-netが出力ノードとグランドの間に導電パスを作成する場合、p-netは切断されます。 両方の入力電圧が低い場合、つまりn-netがカットオフの場合、p-netは出力ノードと供給電圧の間に導電パスを作成します。
任意の入力の組み合わせに対して、相補的な回路構造は、出力がV〜[.small]＃DD＃〜またはV〜[.small間の低抵抗経路とDC電流経路を介してグランドに接続されるようなものです。 ]＃DD＃〜および入力の組み合わせに対してグラウンドは確立されません。 CMOSの出力電圧である2入力NORゲートは、V〜[.small]＃OL＃〜= 0の論理低電圧とV〜[.small]＃OH＃〜= Vの論理高電圧を取得します。 〜[.small]＃DD＃〜。 スイッチングしきい値電圧V〜[.small]＃th＃〜の式は、
V _ \ {th} \ left（NOR2 \ right）= \ frac \ {V _ \ {T、n} + \ frac \ {1} \ {2} \ sqrt \ {\ frac \ {k _ \ {p} } \ {k _ \ {n}} \ left（V _ \ {DD}-\ left | V _ \ {T、p} \ right | \ right）}} \ {1+ \ frac \ {1} \ {2} \ sqrt \ {\ frac \ {k _ \ {p}} \ {k _ \ {n}}}}
CMOS 2入力NORゲートのレイアウト
図は、単層金属と単層ポリシリコンを使用したCMOS 2入力NORゲートのサンプルレイアウトを示しています。 このレイアウトの機能は次のとおりです-
- 各入力の単一の垂直ポリライン
- それぞれNおよびPデバイスの単一のアクティブシェイプ
- 水平に走る金属バス
CMOS N0R2ゲートのスティック図を以下の図に示します。これはレイアウトに直接対応しますが、WおよびL情報は含まれません。 拡散領域は長方形で表され、金属接続と実線と円はそれぞれコンタクトを表し、クロスハッチングされたストリップはポリシリコン列を表します。 スティック図は、最適なレイアウトトポロジを計画するのに役立ちます。
CMOS 2入力NANDゲート
2入力CMOS NANDゲートの回路図を下図に示します。
回路の動作原理は、CMOS 2入力NOR動作の正確なデュアルです。 2つの直列接続されたnMOSトランジスタで構成されるn –ネットは、両方の入力電圧がロジックHighの場合、出力ノードとグランド間に導電パスを作成します。 p-netの並列接続されたpMOSトランジスタは両方ともオフになります。
他のすべての入力の組み合わせでは、pMOSトランジスタの一方または両方がオンになり、p – netが切断されるため、出力ノードと電源電圧の間に電流経路が作成されます。 このゲートのスイッチングしきい値は次のように取得されます-
V _ \ {th} \ left（NAND2 \ right）= \ frac \ {V _ \ {T、n} +2 \ sqrt \ {\ frac \ {k _ \ {p}} \ {k _ \ {n}} \ left（V _ \ {DD}-\ left | V _ \ {T、p} \ right | \ right）}} \ {1 + 2 \ sqrt \ {\ frac \ {k _ \ {p}} \ {k_ \ {n}}}}
このレイアウトの機能は次のとおりです-
- 入力用の単一のポリシリコンラインは、NとPの両方のアクティブ領域を垂直に走ります。
- 単一のアクティブシェイプは、nMOSデバイスとpMOSデバイスの両方を構築するために使用されます。
- パワーバスは、レイアウトの上下を水平に走っています。
- 出力ワイヤは水平に走り、隣接する回路に簡単に接続できます。
複雑な論理回路
NMOS空乏化負荷の複雑な論理ゲート
複数の入力変数の複雑な機能を実現するために、NORおよびNAND向けに開発された基本的な回路構造と設計原理を複雑な論理ゲートに拡張できます。 少数のトランジスタを使用して複雑な論理機能を実現する能力は、nMOSおよびCMOS論理回路の最も魅力的な機能の1つです。 例として次のブール関数を考えます。
\ overline \ {Z = P \ left（S + T \ right）+ QR}
この機能を実現するために使用されるnMOS空乏負荷複合論理ゲートを図に示します。 この図では、3つのドライバートランジスタの左側のnMOSドライバーブランチが論理関数P（SプラスT）を実行するために使用され、右側のブランチが関数QRを実行します。 2つの分岐を並列に接続し、出力ノードと電源電圧* V〜[.small]＃DD＃〜の間に負荷トランジスタを配置することにより、特定の複素関数を取得します。 各入力変数は、1つのドライバーにのみ割り当てられます。
回路トポロジの検査により、プルダウンネットワークの簡単な設計原理が得られます-
- OR操作は、並列接続されたドライバーによって実行されます。
- AND操作は、直列接続されたドライバーによって実行されます。
- 反転は、MOS回路動作の性質によって提供されます。
機能を実現する回路ですべての入力変数がロジックハイの場合、5つのnMOSトランジスタで構成されるプルダウンネットワークの等価ドライバー*（W/L）*比は
\ frac \ {W} \ {L} = \ frac \ {1} \ {\ frac \ {1} \ {\ left（W/L \ right）Q} + \ frac \ {1} \ {\左（W/L \ right）R}} + \ frac \ {1} \ {\ frac \ {1} \ {\ left（W/L \ right）P} + \ frac \ {1} \ {\ left （W/L \ right）S + \ left（W/L \ right）Q}}
複雑なCMOS論理ゲート
n-net（プルダウンネットワーク）の実現は、nMOSの空乏負荷の複雑な論理ゲートについて検討されたのと同じ基本設計原理に基づいています。 pMOSプルアップネットワークは、n-netのデュアルネットワークである必要があります。
これは、nMOSネットワークのすべての並列接続がpMOSネットワークの直列接続に対応し、nMOSネットワークのすべての直列接続がpMOSネットワークの並列接続に対応することを意味します。 この図は、n-net（プルダウン）グラフからのデュアルp-net（プルアップ）グラフの単純な構造を示しています。
プルダウンネットワークの各ドライバートランジスタはaiで示され、各ノードはプルダウングラフの頂点で示されます。 次に、プルグラフの各限定領域内に新しい頂点が作成され、プルダウングラフの各エッジと1回だけ交差するエッジによって隣接する頂点が接続されます。 この新しいグラフは、プルアップネットワークを示しています。
オイラーグラフ法を使用したレイアウト手法
この図は、複雑な機能のCMOS実装と、CMOSゲートの最適でないレイアウトを提供する任意のゲート順序で行われたスティック図を示しています。
この場合、ポリシリコンカラム間の分離は、その間の拡散-拡散分離を可能にしなければなりません。 これは確かにかなりの量の余分なシリコン領域を消費します。
complex function stick diagram
オイラーパスを使用すると、最適なレイアウトを取得できます。 オイラーパスは、グラフの各エッジ（ブランチ）を1回だけ通過する連続したパスとして定義されます。 入力の順序が同じプルダウンツリーグラフとプルアップツリーグラフの両方でオイラーパスを見つけます。
