Digital-circuits-decoders
デジタル回路-デコーダー
デコーダ*は、「n」個の入力ラインと最大2 ^ n ^個の出力ラインを持つ組み合わせ回路です。 これらの出力の1つは、デコーダーが有効な場合、存在する入力の組み合わせに基づいてアクティブHighになります。 つまり、デコーダーは特定のコードを検出します。 デコーダーの出力は、有効な場合の「n」個の入力変数（行）の min項*にすぎません。
2から4デコーダー
2 to 4 Decoderには、2つの入力A〜1〜＆A〜0〜と4つの出力Y〜3〜、Y〜2〜、Y〜1〜＆Y〜0〜があります。 2〜4デコーダーの*ブロック図*を次の図に示します。
これら4つの出力の1つは、有効な場合、Eが「1」の場合、入力の各組み合わせに対して「1」になります。 2〜4デコーダーの*真理値表*を以下に示します。
有効にする
入力
アウトプット
E
- A〜1〜*
- A〜0〜*
- Y〜3〜*
- Y〜2〜*
- Y〜1〜*
- Y〜0〜*
0
x
x
0
0
0
0
1
0
0
0
0
0
1
1
0
1
0
0
1
0
1
1
0
0
1
0
0
1
1
1
1
0
0
0
真理値表から、各出力の*ブール関数*を次のように書くことができます。
Y _ \ {3} = E.A _ \ {1} .A _ \ {0}
Y _ \ {2} = E.A _ \ {1}。\ {A _ \ {0}} '
Y _ \ {1} = E。\ {A _ \ {1}} '。A _ \ {0}
Y _ \ {0} = E。\ {A _ \ {1}} '。\ {A _ \ {0}}'
各出力には1つの積項があります。 したがって、合計で4つの製品用語があります。 それぞれ3つの入力と2つのインバータを持つ4つのANDゲートを使用して、これらの4つの積項を実装できます。 次の図に、2〜4デコーダーの*回路図*を示します。
したがって、2〜4デコーダーの出力は、有効な場合、Eが1に等しい2つの入力変数A〜1〜＆A〜0〜の* min項*にすぎません。 イネーブルの場合、Eはゼロになり、デコーダーのすべての出力はゼロに等しくなります。
同様に、3 to 8デコーダーは3つの入力変数A〜2〜、A〜1〜＆A〜0〜の8分項を生成し、4 to 16デコーダーは4つの入力変数A〜3〜、A〜2〜の16分項を生成します、A〜1〜＆A〜0〜。
高次デコーダーの実装
次に、低次デコーダーを使用して、次の2つの高次デコーダーを実装します。
- 3〜8デコーダー
- 4〜16デコーダー
3〜8デコーダー
このセクションでは、2〜4個のデコーダーを使用して* 3〜8デコーダーを実装します。 2〜4デコーダーには2つの入力、A〜1〜とA〜0〜、および4つの出力、Y〜3〜〜Y〜0〜があることがわかっています。 一方、3〜8デコーダーには、3つの入力A〜2〜、A〜1〜＆A〜0〜、および8つの出力、Y〜7〜〜Y〜0〜があります。
次の式を使用して、高次デコーダーの実装に必要な低次デコーダーの数を見つけることができます。
必須\：数\：of \：下位\：順序\：デコーダー= \ frac \ {m _ \ {2}} \ {m _ \ {1}}
どこで、
$ m _ \ {1} $は、低次デコーダーの出力数です。
$ m _ \ {2} $は、高次デコーダーの出力数です。
ここでは、$ m _ \ {1} $ = 4および$ m _ \ {2} $ = 8です。 上記の式のこれら2つの値を置き換えます。
必須：\：数\：of \：2 \：〜\：4 \：decodes = \ frac \ {8} \ {4} = 2
したがって、1つの3から8デコーダーを実装するには、2つの2から4デコーダーが必要です。 2〜4個のデコーダーを使用した3〜8個のデコーダーの*ブロック図*を次の図に示します。
パラレル入力A〜1〜＆A〜0〜は、各2〜4デコーダーに適用されます。 入力の補数A〜2〜は、出力、Y〜3〜からY〜0〜を取得するために、下位2〜4デコーダーの有効、Eに接続されます。 これらは、*下位4分の用語*です。 入力A〜2〜は、出力Y〜7〜〜Y〜4〜を取得するために、上位2〜4デコーダーの有効、Eに直接接続されています。 これらは、*上位4分の用語*です。
4〜16デコーダー
このセクションでは、3〜8のデコーダーを使用して* 4〜16のデコーダーを実装しましょう。 3〜8デコーダーには、3つの入力A〜2〜、A〜1〜＆A〜0〜、および8つの出力、Y〜7〜〜Y〜0〜があることがわかっています。 一方、4〜16デコーダーには4つの入力A〜3〜、A〜2〜、A〜1〜＆A〜0〜、および16個の出力、Y〜15〜〜Y〜0〜があります。
必要な低次デコーダーの数を見つけるための次の公式を知っています。
必須\：数\：of \：下位\：順序\：デコーダー= \ frac \ {m _ \ {2}} \ {m _ \ {1}}
上記の式で$ m _ \ {1} $ = 8および$ m _ \ {2} $ = 16を代入します。
必須：\：数\：of \：3 \：から\：8デコーダー= \ frac \ {16} \ {8} = 2
したがって、4〜16のデコーダーを1つ実装するには、3〜8のデコーダーが2つ必要です。 3〜8個のデコーダーを使用する4〜16個のデコーダーの*ブロック図*を次の図に示します。
パラレル入力A〜2〜、A〜1〜＆A〜0〜は、各3〜8デコーダーに適用されます。 入力の補数A3はイネーブルに接続され、Eは下位3〜8デコーダーのE〜7〜〜Y〜0〜の出力を取得するために接続されます。 これらは、*下位8分の用語*です。 入力A〜3〜は、出力Y〜15〜からY〜8〜を取得するために、上位3〜8デコーダーの有効、Eに直接接続されます。 これらは*上位8分の用語*です。
