Computer-logical-organization-sequential-circuits
順序回路
組み合わせ回路はメモリを使用しません。 したがって、入力の以前の状態は、回路の現在の状態に影響を与えません。 ただし、順序回路にはメモリがあるため、出力は入力に基づいて変化します。 このタイプの回路は、以前の入力、出力、クロック、メモリ要素を使用します。
ブロック図
フリップ・フロップ
フリップフロップは、一般的に入力をサンプリングし、連続ではなく特定の瞬間にのみ出力を変更する順序回路です。 フリップフロップは、ラッチのようにレベルトリガーされるのではなく、エッジセンシティブまたはエッジトリガーであると言われています。
S-Rフリップフロップ
基本的には、追加の enable 入力を持つNANDゲートを使用したS-Rラッチです。 レベルトリガーSR-FFとも呼ばれます。 このため、出力の回路は、イネーブル入力（E）がアクティブになっている場合にのみ発生します。 つまり、この回路はE = 1の場合はS-Rラッチとして動作しますが、E = 0の場合は出力に変化はありません。
ブロック図
回路図
真理値表
操作
| S.N. | Condition | Operation |
|---|---|---|
| 1 | S = R = 0 : No change |
If S = R = 0 then output of NAND gates 3 and 4 are forced to become 1. したがって、R 'とS’は両方とも1になります。 S 'とR’はNANDゲートを使用した基本的なS-Rラッチの入力であるため、出力の状態に変化はありません。 |
| 2 | S = 0, R = 1, E = 1 |
Since S = 0, output of NAND-3 i.e. R' = 1 and E = 1 the output of NAND-4 i.e. S' = 0. したがって、Q〜n＆plus; 1〜= 0およびQ〜n＆plus; 1〜bar = 1です。 これはリセット状態です。 |
| 3 | S = 1, R = 0, E = 1 |
Output of NAND-3 i.e. R' = 0 and output of NAND-4 i.e. S' = 1. したがって、S-R NANDラッチの出力はQ〜n + 1〜= 1およびQ〜n + 1〜bar = 0です。 これがリセット条件です。 |
| 4 | S = 1, R = 1, E = 1 |
As S = 1, R = 1 and E = 1, the output of NAND gates 3 and 4 both are 0 i.e. S' = R' = 0. したがって、基本的なNANDラッチで Race 状態が発生します。 |
マスタースレーブJKフリップフロップ
マスタースレーブJK FFは、2番目の出力から最初の入力へのフィードバックを持つ2つのS-R FFのカスケードです。 マスターはトリガーされた正のレベルです。 ただし、クロックラインにインバータが存在するため、スレーブは負のレベルに応答します。 したがって、クロック= 1（正レベル）の場合、マスターはアクティブで、スレーブは非アクティブです。 一方、clock = 0（低レベル）の場合、スレーブはアクティブで、マスターは非アクティブです。
回路図
真理値表
操作
| S.N. | Condition | Operation |
|---|---|---|
| 1 | J = K = 0 (No change) | When clock = 0, the slave becomes active and master is inactive. But since the S and R inputs have not changed, the slave outputs will also remain unchanged. Therefore outputs will not change if J = K =0. |
| 2 | J = 0 and K = 1 (Reset) |
Clock = 1 − Master active, slave inactive. Therefore outputs of the master become Q1 = 0 and Q1 bar = 1. That means S = 0 and R =1. クロック= 0-スレーブがアクティブ、マスターが非アクティブ。 したがって、スレーブの出力はQ = 0およびQ bar = 1になります。 再びクロック= 1-マスターがアクティブ、スレーブが非アクティブ。 したがって、変更された出力Q = 0およびQ bar = 1がマスターにフィードバックされても、その出力はQ1 = 0およびQ1 bar = 1になります。 つまり、S = 0およびR = 1です。 したがって、クロック= 0でスレーブがアクティブになると、スレーブの出力はQ = 0およびQ bar = 1のままになります。 したがって、マスタースレーブから安定した出力が得られます。 |
| 3 | J = 1 and K = 0 (Set) |
Clock = 1 − Master active, slave inactive. Therefore outputs of the master become Q1 = 1 and Q1 bar = 0. That means S = 1 and R =0. クロック= 0-スレーブがアクティブ、マスターが非アクティブ。 したがって、スレーブの出力はQ = 1およびQ bar = 0になります。 再びクロック= 1-すると、スレーブの出力がQ = 1およびQ bar = 0に安定していることがわかります。 |
| 4 | J = K = 1 (Toggle) |
Clock = 1 − Master active, slave inactive. Outputs of master will toggle. So S and R also will be inverted. クロック= 0-スレーブがアクティブ、マスターが非アクティブ。 スレーブの出力が切り替わります。 これらの変更された出力は、マスター入力に戻されます。 ただし、クロック= 0なので、マスターはまだ非アクティブです。 したがって、これらの変更された出力には応答しません。 これにより、競合状態につながる複数の切り替えが回避されます。 マスタースレーブフリップフロップは、競合状態を回避します。 |
遅延フリップフロップ/Dフリップフロップ
遅延フリップフロップまたはDフリップフロップは、S入力とR入力の間に接続されたNANDインバーターを備えた単純なゲートS-Rラッチです。 入力は1つだけです。 しばらくすると、入力データが出力に表示されます。 i/pとo/pの間のこのデータ遅延のため、遅延フリップフロップと呼ばれます。 SとRは、NANDインバーターにより互いに補完します。 したがって、S = R = 0またはS = R = 1の場合、これらの入力条件は表示されません。 この問題は、SR = 00およびSR = 1の条件によって回避されます。
ブロック図
回路図
真理値表
操作
| S.N. | Condition | Operation |
|---|---|---|
| 1 | E = 0 | Latch is disabled. Hence no change in output. |
| 2 | E = 1 and D = 0 | If E = 1 and D = 0 then S = 0 and R = 1. Hence irrespective of the present state, the next state is QnPLUS1 = 0 and QnPLUS1 bar = 1. This is the reset condition. |
| 3 | E = 1 and D = 1 | If E = 1 and D = 1, then S = 1 and R = 0. This will set the latch and QnPLUS1 = 1 and QnPLUS1 bar = 0 irrespective of the present state. |
Toggle Flip Flop/T Flip Flop
トグルフリップフロップは、基本的にJとK端子が永続的に接続されたJKフリップフロップです。 シンボル図に示すように、 T で示される入力のみがあります。 正のエッジでトリガーされるTフリップフロップのシンボルは、ブロック図に示されています。
シンボル図
ブロック図
真理値表
操作
| S.N. | Condition | Operation |
|---|---|---|
| 1 | T = 0, J = K = 0 | The output Q and Q bar won’t change |
| 2 | T = 1, J = K = 1 | Output will toggle corresponding to every leading edge of clock signal. |
